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There are downsides, of course. One is that you’re now in cycle-counting hell if you want your I/Os to flip at a well-determined time. Another is that simply wiring the cores to I/O registers with load/store instructions means you have four cores contending for a bank of GPIO registers, which can lead to lots of non-determinism, wait states, and other complexities. Thus, one can not merely stick four PicoRV32 cores onto an AXI bus and bit-bang GPIOs and expect a PIO-like outcome.
展望未来，Ironies of的发展趋势值得持续关注。专家建议，各方应加强协作创新，共同推动行业向更加健康、可持续的方向发展。